Verilog数字钟问题

2019-07-15 21:00发布

学了 边沿检测     消抖    74ls161    分频    选择   后 准备组合它们做一个 数字钟  

遇到的问题 : 秒满60不进位  秒的计数时间不是一秒  我用秒的溢出co为分的计数器提供一个上升沿,感觉检测不到
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1条回答
bubushao
2019-07-15 21:29
解决没?试试看这样咧?       
                begin
                                //a <= a + 1'b1 ;
                                if(a == 6'b111011)
                                        begin
                                        co <= 1'b1 ;
                                        a <= 6'b0 ;
                                        end
                                else
                                     begin
                                        co <= 1'b0 ;
                                        a <= a + 1'b1 ;
                                     end
                end        最佳答案

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