FPGA外接DDR3,引脚配置完成后,编译出现如下错误

2019-07-15 21:01发布

FPGA选用alter公司的cyclone V系列,DDR3外接2片,程序调用DDR3 ip核UniPHY,程序综合编译没有问题,只配置了几个引脚定义,就出现了如下错误:
Error (14566): Could not place 1 periphery component(s) due to conflicts with existing constraints (1 dual-regional clock driver(s))     
        Error (175001): Could not place 1 dual-regional clock driver, which is within DDR3 SDRAM Controller with UniPHY fbone
erro 175001是erro 14566的具体错误,我不太清楚175001这个错误的意思,他的根本原因是因为我的引脚定义导致FPGA内部时钟资源的错误么?
谢谢哪位大神帮我解答一下

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11条回答
a416485164
2019-07-17 05:53
那个引脚设置下,因为是引脚功能复用,在使用DDR时,改成IO即可,具体操作,在Quartus界面上端,会看到Assignments,然后点开选择Device,打开后,选择Device and Pin Options,打开后,点开Dual-Purpose Pins,在右边界面,把Value值全改成 Use as regular I/O就可以了,在编译应该没错了

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