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基于verilog hdl的19位计数器的仿真问题

2019-07-15 21:01发布

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一个19位计数器的仿真问题

module counter(inclk,rst_n,en,out);
input inclk,rst_n,en;
output[18:0] out;
reg[18:0] out,value_r;
always @(posedge inclk ornegedge rst_n)
  if(～rst_n) value_r<=19'b0;
  else
  if(en)
    begin
    value_r<=value_r+19'h1;
    end
  else
  if(!en)
   begin
   out<=value_r;
   value_r<=0;  
   end
initial value_r<=0;endmodule
以上是源程序。
主要是pin planner的设置问题以及testbench的编写问题。
芯片型号是：Cyclone IV E  
                    EP4CE15F17C8

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5条回答
电人
2019-07-16 01:28
不清楚你的问题是什么

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