在串行数据传输中，数据接收端需要一些特定的信息来恢复出正确的字边界，以确定串行码流中哪些比特属于原始并行数据里的同一时钟节拍里的数据，这一处理过程称为字对齐(Word Aligner)。一些标准的协议会定义特殊的码型(常见的码型如8B/10B编码中的K28.5)用于字对齐处理。另一些带源同步时钟的LVDS接口，通常会利用低频的源同步时钟来携带字对齐信息，用于接收端的正确恢复。FPGA对上述两种方案都可以进行正确处理。那么，如何FPGA中利用低频源同步时钟实现低压差分信号(LVDS)接收字对齐呢？ 对于标准协议，FPGA通常都会有知识产权(IP)模块提供。本文主要讨论在FPGA中利用低频源同步时钟实现低压差分信号(LVDS)接收字对齐的设计方法及步骤。 LVDS已经成为业界高速传输最普遍应用的差分标准。LVDS的优势包括：由于采用差分信号带来的对共模噪声的免疫能力，进而提高了抗噪声能力；功率消耗较小，噪声较小等。由于LVDS有比较好的抗躁声特性，它可以采用低至几百毫伏的信号摆幅，进而可以支持更高的数据速率。

LVDS串行器/解串器(SERDES)可以完成多位宽度的并行信号到LVDS串行信号的转换以及反方向操作，如图1所示。有些器件提供图1中的随路时钟，但有些器件可能并不提供，这时LVDS解串器还必须具有时钟恢复(CDR)功能。市面上有各种规格的LVDS SERDES器件，此外FPGA或其它一些器件也都能集成LVDS SERDES模块。