Quartusii 13.1版本，执行全编译后，在simulation-modelsim文件夹下可以找到后仿真所需.vo文件，Modelsim后仿真过程正确，但是，在chip planner下移动逻辑块位置，或者打开Resource Property Editor更改连接端口后，执行Check & Save All Netlist Changes 命令，观察到Fitter和Assemble重新执行完毕，为了生成新的.vo文件进行后仿真以验证在chip planner下修改效果，紧接着执行EDA Netlist Writer，但问题出现了，这次生成的.vo文件在Modelsim中报错，问题显示“Too many port connections. Expected 1, found 8.”，打开.vo文件与正确仿真文件作对比，确实发现例化中未声明端口，如图所示。手动将端口都输入后Modelsim不报错了，但仿真信号依旧出不来。初学者，，跪求高人指点，是Quartus中哪里未设置好，还是生成.vo文件过程不正确？先在这里谢谢大家了！

出现问题的.vo文件