FPGA

LVDS询问

2019-07-15 21:07发布

站内问答 / FPGA
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有没有大佬用过cycloneII的lvds_rx接收器？我设置的内置PLL模式，2通道，解串系数7。时钟为43.75MHz，请问align是做什么用的？正常情况下rx_inclock和rx_outclock应该满足什么关系？
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3条回答
SASCommander
2019-07-16 02:49
codemonkey 发表于 2018-1-17 22:53
你这是LVDS还是SerDes?

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