FPGA

写FPGA代码时，产生了锁存器有什么影响吗

2019-07-15 21:09发布

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经常看到各种写HDL代码时说要避免生成锁存器，但是在某些情况，我不关心那种情况
即使它生成了锁存器，对我的工程实现也没有什么影响啊，
想请教下各位大神，既然这样，为什么还要避免生成锁存器（if和case的完整结构）
难道仅仅是因为锁存器是时序逻辑，不是单纯的组合逻辑，
但是我只需要实现我的功能，有时序逻辑会有什么不好的影响吗？

谢谢各位大神不吝赐教！
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1条回答
我爱大脸猫
2019-07-16 01:20
会过多的占用片上资源，也有可能会产生输出错误

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