[Verilog] 如何实现两个端口直连(就类似硬件短路)保佑!

2019-07-15 21:14发布

如题
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7条回答
asuyyy
2019-07-16 21:54
cnnbpy 发表于 2017-11-27 13:34
您好,如果不考虑短路这个问题,能说下方法?谢了

写2个inout口 a,b
然后2个都设置为高阻抗状态。读a,b口的电压。
如果其中一个口读到了高电平,就让另一个口变为输出口,输出高电平。
直到读到地电平了。才让另一个口恢复高阻抗状态。
举例。
a读到0,b读到0.  2个口都是高阻抗状态。
a口读到一个1,那么B口就变为输出口,并输出1.
这个时候。无论B口外部的输入是0还是1.都不会影响B输出1.
除非a口的电压变为0.
这个时候就2个口恢复高阻抗状态。
如果恢复的时候。b口读到电压是1.
那就把a口变输出口,并输出1.

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