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Quartus17.0调用Modelsim仿真PLL无输出

2019-07-15 21:18发布

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本人安装的是Quartus17.0-Lite（配套Modelsim-Altera）
添加PLL的IP核，仿真的时候c0输出高阻，locked一直输出低；
选用：Cyclone10的10CL016E144C8

目前尝试办法：
①选择Cyclone4的器件，调用C4的PLL IP仿真，IP可以正常仿真；
②更换Modelsim SE10.5（破解版），仿真c0输出高阻；
③安装Quartus17.0-stand（破解版），仿真c0输出高阻；
④自己重新编译了ModelSim的Altera库，依然c0输出高阻；

求大神指导指导。
注：目前器件不能变更，最终是要使用Cyclone10LP的，而目前只有Quartus17.0支持Cyclone10LP；

PLL仿真图1.png
目前选定的端口.png
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15条回答
zrkdzsj521
2019-07-17 16:04
正确解决办法：
①我尝试了各种办法，今天尝试选择VHDL输出的IP，然后顶层文件、testbench继续保持Verilog格式，然后仿真（设置Verilog，与testbench格式一样），最终RTL仿真可以正常仿真，门级仿真当然也可以。
②经过这么多次的尝试，和各位大牛的建议，我估计还是IP核针对Verilog的时候有点bug。目前VHDL完全正常。
③钟哥不知道是VHDL模式的IP还是Verilog的IP，如果是Verilog的，那可能与电脑有关，但我自己换了2台电脑尝试，Verilog不行，也许是人品不好，也许是Verilog模式的IP有bug。

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