FPGA

xilinx 错误

2019-07-15 21:23发布

站内问答 / FPGA
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ERROR: [VRFC 10-2063] Module <top> not found while processing module instance <uut> [F:/Vivado_program/gate1_vhdl/gate1_vhdl.srcs/sim_1/new/test1.v:26]
ERROR: [XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.
错误显示这个，不太懂这是什么意思。
就是我在设计行为级仿真时，代码完全是书上的，代码没有错误，但是不能仿真，出现这样的错误，希望大神们能够解答一下

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8条回答
清香自来6
2019-07-17 02:45
a13413299036 发表于 2017-10-4 10:24
你这不是top模块，top模块就是顶层模块的意思，估计建立项目时起的名字和模块名字没有对应，所以发生了这个错误

嗯嗯嗯，对对对

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