FPGA

AD采集，UDP传输

2019-07-15 21:27发布

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       AD连续采集，fifo缓存，读频率大于写频率，千兆以太网传输，labview接收显示，大致在4K个点左右数据开始无规律漏包；如果从ROM中连续写入fifo，labview接收数据就是正确的。请问有人知道到底是什么原因吗？为什么总是在4K个点后呢？PS：signal tapii 里观察数据无丢失。


补充内容 (2017-8-30 15:30):
连续不停采集的数据能利用verilog编写的UDP协议传上labview而不漏包吗？总是感觉理论可行，但实际上就有问题！

补充内容 (2017-8-31 15:15):
我使用两个fifo交替存储，存到一定数据，才开始传输，写的频率远小于读的频率。理论上是不会有溢出情况的。但后来发现，程序运行过程中，有时该读取fifo数据，但并没有读出。可是条件成立，读使能，也有数据。它为什么不正确运行？
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14条回答
若愚JX
2019-07-17 02:10
zhq420923 发表于 2017-9-1 17:20
这个。。时钟速率不高啊，警告还这么多，时序警告好像有点严重，fifo读写这一块写的很复杂么，优化一下吧；
可以用signaltap看一下读fifo异常退出时的情况，抓几个关键信号看下

现在看signal tapii已经没有异常，fifo的写、读也换了好几种方式，理论分析都没什么问题。但是labview始终是在4K个点后异常，想不通啊。 360截图20170907212623730.jpg

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