请教一下各位FPGA由晶振输入的时钟gclk，只是作为DCM输入，在其他各模块中没有用到，生成的60MHz时钟驱动其他模块
写了一个最简单的程序，

仅在top_module里例化了AD_module，即将AD的数据转换传入FPGA内，没有其他模块。
时钟约束后可跑的最快的时钟为100MHz，
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Design statistics:
    Minimum period:  10.000ns{1}   (Maximum frequency: 100.000MHz) --------------------------------------------------------------------------------整个程序非常的简单，时序约束报最高工作时钟却只有100MHz，查资料这款FPGA最快可跑四五百M，
时序约束也没有不满足建立时间和保持时间的报错，本身整个系统就用了一个时钟，同步设计
请教一下，为什么只能跑100MHz？是什么原因限制了呢？
另外，请教一下，时序报告中的，
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|                               |       Period        |       Actual Period           |     |                               |   Requiremen   |   Direct     |   Derivative  |    +-------------------------------+-------------+-------------+----- |TS_gclk                   |    25.000ns       |     10.000ns|      5.190ns| +-------------------------------+-------------+-------------+----period requirement是25ns是因为我设置的是40MHz，请问一下后面的actual period里的direct 和derivative是什么意思呢？十分感谢！！