FPGA

关于XILINX 时钟问题

2019-07-15 21:30发布

站内问答 / FPGA
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1.我在UCF里进行了时钟约束，请问这个时钟是不是由FPGA晶振产生的？
NET "clk" TNM_NET = clk;
tiMESPEC TS_clk = PERIOD "clk" 20 ns HIGH 50%;


2.通过 CLOCK  wizard IP  输出的时钟，就是全局时钟吗？
clock_input.png clock_out.png
假设我把问题1的时钟当作输入时钟，请问clock_input 选项 选哪一个？
我想把经过PLL输出的时钟当成全局时钟，clock_output 选项是不是选BUFG ?
希望大家不吝指教

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3条回答
344214187
2019-07-16 10:02
@rainy332616759
clk.png
PLL_Motion 的 clkoutput 是带有BUFG
如果像我图片所示   先经过了MotionControl模块再接到第二个PLL
那个此时第二个PLL的input clk resource 选择带global BUFFER还是选no buffer

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