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做FPGA工程师需要掌握SystemVerilog吗?

2019-07-15 21:30发布

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在某大型科技公司的招聘网站上看到招聘逻辑硬件工程师需要掌握SystemVerilog语言，
感觉SystemVerilog语言是用于ASIC验证的，

那么做FPGA工程师有没有必要掌握SystemVerilog语言呢？
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3条回答
zpccx
2019-07-16 08:24
欧子玉 发表于 2017-8-3 10:55
需要

请问你现在是在工作呢？还是上学？经常要用SystemVerilog吗

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