FPGA

时序仿真出现高阻态

2019-07-15 21:31发布

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在做时序仿真的时候，发现一个问题,代码如下：assign gateway_out1 = gateway_in10 * gateway_in11
结果发现 输出带有高阻态,波形如图。
在做功能仿真的时候没有问题，做时序仿真就出现问题了。 请问这是什麼原因造成的。

mult_WRONG.PNG

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10条回答
LQVSHQ
2019-07-16 14:28
344214187 发表于 2017-7-28 10:21
我试过换成时序逻辑，加了初始化，也是不行。我是16BIT * 16BIT = 32 BIT的。
我也倾向于布局布线，但是布局布线是软件自动完成的，我怎么去修改

是不是资源用得过多了？

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