FPGA

时序仿真出现高阻态

2019-07-15 21:31发布

站内问答 / FPGA
10418 10 1427
在做时序仿真的时候，发现一个问题,代码如下：assign gateway_out1 = gateway_in10 * gateway_in11
结果发现 输出带有高阻态,波形如图。
在做功能仿真的时候没有问题，做时序仿真就出现问题了。 请问这是什麼原因造成的。

mult_WRONG.PNG

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
10条回答
LQVSHQ
2019-07-17 04:21
344214187 发表于 2017-7-28 11:27
我看下电路图，出现高阻态的位，电路上都没找找到。那就是布局布线的问题，这这个问题要怎么解决

关于布局布线的问题 我就不清楚了  

一周热门 更多>