FPGA

关于是否可综合的问题

2019-07-15 21:32发布

站内问答 / FPGA
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“在进行信号定义的语法结构中，对信号赋初始值的操作是不可综合的，只能用来仿真。”
请教一下各位，我在一段VHDL中对一个定义的数组信号赋初始值，仅此一个操作，然后通过spi协议与dsp传输，并且在监控屏上显示出来了，这是否理解为“综合后”的结果？可又与上面一段话相违背，该如何理解？
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2条回答
reallmy
2019-07-16 00:43
initial begin
    test = 5；
end
不可综合

assign test = 5; 可综合
always@（posedge clk）
begin
    test <= 5;
end
可综合

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