FPGA

关于vivado的sim问题求解！

2019-07-15 21:34发布

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vivado中synthesis通过，implement通过，但是在编译simulation的时候报错：

[USF-XSim-62] 'compile' step failed with error(s). Please check the Tcl console output or 'C:/Users/Administrator/Desktop/shuma/shumaxianshi/shumaxianshi.sim/sim_1/behav/xvlog.log' file for more information.
[Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.


语言为verilog
这个问题怎么解决哇
哭死了要

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7条回答
LQVSHQ
2019-07-16 23:57
zhangbohan0821 发表于 2017-7-5 14:21
module top #(parameter WIDTH =32 )(seg7,scan,clk);//????
  output [7:0]seg7;
  input clk;

编译错误了，你确定你这代码综合，实现可以通过？撇开其他模块，这个top模块你得多检查检查，感觉有点是tb文件（PS:以后贴代码别把无用的代码都贴出来）

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