FPGA

FPGA内核

2019-07-15 21:34发布

站内问答 / FPGA
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为什么内核中的时钟频率不为1MHz，但在程序中却能实现1微妙的延时
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4条回答
reallmy
2019-07-16 06:42
1. verilog一般不用for语句的，for语句综合不好
2. for语句执行也是用的工作时钟，即always@（posedge clk）这里的clk就是工作时钟
3. fpga不存在内核时钟，就没有这个概念

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