FPGA

将clk通过引脚输出问题

2019-07-15 21:35发布

站内问答 / FPGA
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用FPGA将外部时钟进入FPGA然后直接输出，1、输入的clk峰峰值4.7V，为什么经过FPGA输出到IO口峰峰值为2V，
2、输入时钟时钟是个正弦波，经过了FPGA为什么输出时钟也是个正弦波，数字电路不是只有0，1，输出不应该是个矩形波吗。

代码：
module pl_clk(
    input rst,
    input clk,
    output clkout
    );
assign clkout=(rst)?0:clk;

endmodule

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5条回答
reallmy
2019-07-16 10:09
你不要用时钟信号测试，你换一个常高电平输出，看看，应该就是3.3v，你用时钟测不准！

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