FPGA

verilog 模块端口在调用时如何实现端口位宽可控

2019-07-15 21:36发布

站内问答 / FPGA
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比如说下面的这种情况会提示 BITWIDTH 在声明前被使用。
module P2S(
    input [BITWIDTH - 1 : 0] din,
    );
    parameter BITWIDTH = 16;
除了下面这种方法，有没有更好的方法
module P2S(din);
    parameter BITWIDTH = 16;
    input [BITWIDTH - 1 : 0] din;

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1条回答
reallmy
2019-07-16 01:51
module test #
(
    parameter TEST_WIDTH = 10
)
(
    input               clk,
    input               reset,

    output reg    [TEST_WIDTH:0] test_pin
);

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