FPGA

UART 软核 测试

2019-07-15 21:38发布

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我用verilog 写了UART Tx 的代码。

到目前为止，我先想测试UART传输，但我不太确定如何测试它。
我应该测试什么呢？

我不是要求测试代码。 我需要一些有关测试UART软核的指导。
谢谢！

  1. module Tx_top(clk, reset, start, i_data, serial_out)   // UART transmitter :  parallel input, serial output

  3. input clk;  // 48MHz
  4. input reset;
  5. input start;     // i_data is valid, so start transmission
  6. input[7:0] i_data;
  7. output serial_out;

  9. wire baud_out;  // 9600bps baudrate clock
  10. wire serial_data;  // output from serializer (TxUART)

  12. TxUART tx (.clk(baud_out), .reset(reset), .start_tx(start), .i_data(i_data), .o_data(serial_data));

  14. baud_generator bg (.clk(clk), .baud_out(baud_out));

  16. shift_register sreg (.clk(baud_out), .reset(reset), .data_in(serial_data), .data_out(serial_out));

  18. // FIFO tx_fifo (clk, reset, enqueue, dequeue, flush, i_value, almost_full, almost_empty, o_value);

  20. endmodule
复制代码
  1. `define Tx_IDLE_BIT 0
  2. `define Tx_START_BIT 1
  3. `define Tx_DATA_BITS < `Tx_PARITY_BIT
  4. `define Tx_PARITY_BIT 10
  5. `define Tx_STOP_BIT 11

  7. module TxUART(clk, reset, start_tx, i_data, o_data)

  9. input clk, reset, start_tx;
  10. input[7:0] i_data;
  11. output reg o_data;

  13. reg[3:0] state, next_state;
  14. wire parity_bit;

  16. always @(posedge clk)
  17. begin
  18.     if (reset)
  19.         state <= `Tx_IDLE_BIT;
  20.     else
  21.         state <= next_state;
  22. end

  24. always @(*)
  25. begin : tx_fsm
  26.     case(state)
  27.         `Tx_IDLE_BIT         : next_state = (start_tx == 1) ?  Tx_START_BIT : `Tx_IDLE_BIT;
  28.                           o_data = 1;

  30.         `Tx_START_BIT        : next_state = `Tx_DATA_BITS;
  31.                           o_data = 0;

  33.         `Tx_DATA_BITS         : next_state = state + 1;
  34.                           o_data = i_data[state-2];

  36.         `Tx_PARITY_BIT         : next_state = `Tx_STOP_BIT;
  37.                           o_data = parity_bit;

  39.         `Tx_STOP_BIT         : next_state = `Tx_IDLE_BIT;
  40.                           o_data = 1;

  42.         default              : next_state = `Tx_IDLE_BIT;
  43.                           o_data = 1;
  44.     endcase
  45. end

  47. assign parity_bit = ^i_data; // even parity http://www.asic-world.com/examples/verilog/parity.html

  49. endmodule
复制代码
  1. // credit: Adapted from http://zipcpu.com/blog/2017/06/02/generating-timing.html

  3. module baud_generator(clk, baud_out)     // we are obtaining baud_out = 9600bps = clk/5000 where clk = 48MHz

  5. input clk;
  6. output baud_out;

  8. wire ck_stb;
  9. reg[15:0] counter = 0;

  11. always @(posedge clk)
  12.     {ck_stb, counter} <= counter + 13;  // (2^16)/5000 = 13.1

  14. assign baud_out = ck_stb;

  16. endmodule
复制代码
  1. // Credit: Adapted from http://www.referencedesigner.com/tutorials/verilog/verilog_32.php

  3. module shift_register(clk, reset, data_in, data_out)   // cascade of 10 registers

  5. parameter N=10;

  7. input wire clk, reset;
  8. input wire data_in;
  9. output wire data_out;

  11. reg [N-1:0] r_reg;
  12. wire [N-1:0] r_next;

  14. always @(posedge clk)
  15. begin
  16.     if (reset)
  17.         r_reg <= 0;
  18.     else
  19.         r_reg <= r_next;
  20. end        

  22. assign r_next = {data_in, r_reg[N-1:1]};
  23. assign data_out = r_reg[0];                // Transmit LSB first

  25. endmodule
复制代码
  1. // Adapted from https://github.com/jbush001/NyuziProcessor/blob/master/hardware/core/sync_fifo.sv

  3. module FIFO (clk, reset, enqueue, dequeue, flush, i_value, almost_full, almost_empty, o_value)

  5. input clk, reset, enqueue, dequeue, flush, i_value;
  6. output almost_full, almost_empty, o_value;

  8. parameter SIZE = 22;
  9. parameter ALMOST_FULL_THRESHOLD = SIZE;
  10. parameter ALMOST_EMPTY_THRESHOLD = 1);

  12. reg[4:0] head, tail, count;

  14. assign almost_full = count >= ALMOST_FULL_THRESHOLD;
  15. assign almost_empty = count <= ALMOST_EMPTY_THRESHOLD;
  16. assign o_value = data[head];

  18. always @(posedge clk)
  19. begin
  20.     if (reset) begin
  21.         head <= 0;
  22.         tail <= 0;
  23.         count <= 0;
  24.     end

  26.     else begin
  27.         if (flush) begin
  28.             head <= 0;
  29.             tail <= 0;
  30.             count <= 0;
  31.         end

  33.         else begin
  34.             if (enqueue) begin
  35.                 tail <= tail + 1;
  36.                 data[tail] <= i_value;
  37.             end

  39.             if (dequeue) begin
  40.                     head <= head + 1;
  41.             end

  43.             if (enqueue && !dequeue)
  44.                     count <= count + 1;
  45.             else if (dequeue && !enqueue)
  46.                     count <= count - 1;
  47.         end
  48.     end
  49. end

  51. endmodule
复制代码

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1条回答
Ghitout
2019-07-15 23:36
最简单的就是发送一个数，正确点个灯

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