FPGA

Verilog不能合成MOS开关门原语

2019-07-15 21:39发布

站内问答 / FPGA
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如图，在书上看到的一个小例程，然后用quartusii V14.1对其进行综合，显示Verilog不能合成MOS开关门原语。这段代码是在康华光的第五版的数电上看到的啊，为什么不能综合？
Verilog是不是不能合成MOS开关门原语.jpg
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2条回答
reallmy
2019-07-16 03:01
好像是不行吧，记不太清了，但是正常这样原语基本不用的！

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