always @(posedge clk or negedge rst_n)
  begin : clk_div_process
    if (rst_n == 0)
    begin
      count     <= 2'b00;
      clk_div12 <= 0;
    end
    else
    begin
      if (sync_clk == 1)   //同步时钟
      begin
        count     <= 2'b00;
        clk_div12 <= 0;
      end
      else if (cycle == `c3)
      begin
        count[0]  <= ~(count[0] | count[1]); // ?????
        count[1]  <= count[0];           //??????
        clk_div12 <= count[1];           //?????????
      end
      else clk_div12 <= 0;
    end
  end  //clk_div_process
一直看不懂有问号的三行语句是什么意思，大神能不能指导一下