FPGA时钟约束问题-rainy332616759的回答

FPGA时钟约束问题

2019-07-15 21:40发布

FPGA的DCM模块，40MHz时钟输入，得到clkout1 40MHz，clkout2 60MHz，clkout1 120MHz。
对40MHz时钟添加了约束，系统不是会自动对三个输出时钟进行约束的吗？
QQ截图20170525150439.png

编译后发现只对clkout1 40MHz，clkout2 60MHz进行了约束？
这样是对的吗？
请各位指点一二，谢谢。

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4条回答

2019-07-16 03:11

reallmy 发表于 2017-5-25 17:13
是锁相环吗？如果不是锁相环要自己用generate clock来约束，如果是用drive all神马来着，记不起来了，网上能找到！

谢谢！

我这个是xilinx系列的clocking wizard得到的dcm，也是属于锁相环。百度drive all 应该是针对altera公司的。请问针对xilinx怎么解决呢？