{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 rainy332616759 的问题《FPGA时钟约束问题》','https://www.xiaopingtou.net/q-45001.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
FPGA的DCM模块，40MHz时钟输入，得到clkout1 40MHz，clkout2 60MHz，clkout1 120MHz。
对40MHz时钟添加了约束，系统不是会自动对三个输出时钟进行约束的吗？
编译后发现只对clkout1 40MHz，clkout2 60MHz进行了约束？
这样是对的吗？
请各位指点一二，谢谢。
对40MHz时钟添加了约束，系统不是会自动对三个输出时钟进行约束的吗？
编译后发现只对clkout1 40MHz，clkout2 60MHz进行了约束？
这样是对的吗？
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好的，十分谢谢~
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