CPLD 下降沿触发信号

2019-07-15 21:44发布

各位大神!!!如何用VHD或velHDL实现如下信号输出??   即在输入信号的下降沿触发输出,N个CLK后输出为0
4257.png


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2条回答
FPGALOVER
2019-07-15 22:16
process(clk, rst )
begin
        if rst = '1'  then
            count <= 0;
           pin_out_o <= '1';
        elsif rising_edge(clk) then
           if pin_in_fall = '1' then
               pin_out_o <= '1';
           elsif count = 5 then
               pin_out_o <= '0';
               count <= 0;
           elsif pin_out_o = '1' then
               count <= count + 1;
           end if;
      end process;

      pin_out <= pin_out_o;

      
process(clk, rst )
begin
        if rst = '1'  then
            temp1 <= '0';
            temp2 <= '0';
          elsif rising_edge(clk) then
             temp1 <= pin_in;
             temp2 <= temp1;
           end if;
       end process;

        pin_in_fall <= not temp1 and temp2;

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