本人菜鸟一枚，请问FPGA中（使用verilog）ChipScope显示输入时钟信号（clk50M），报错误，如果通过pll获取其他频率比如clk40M，为什么ChipScope显示的时钟频率一直为0呢？可其他输出的数据都正确。
补充内容 (2017-5-9 21:49):
还想问个问题：ChipScope显示的信号必须是output输出信号才可以吗？中间信号可以显示吗？
补充内容 (2017-5-9 21:49):
还想问个问题：ChipScope显示的信号必须是output输出信号才可以吗？中间信号可以显示吗？
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