本人菜鸟一枚，请问FPGA中（使用verilog）ChipScope显示输入时钟信号（clk50M），报错误，如果通过pll获取其他频率比如clk40M，为什么ChipScope显示的时钟频率一直为0呢？可其他输出的数据都正确。
补充内容 (2017-5-9 21:49):
还想问个问题：ChipScope显示的信号必须是output输出信号才可以吗？中间信号可以显示吗？
补充内容 (2017-5-9 21:49):
还想问个问题：ChipScope显示的信号必须是output输出信号才可以吗？中间信号可以显示吗？
{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 chenjian050 的问题《FPGA中ChipScope时钟显示问题》','https://www.xiaopingtou.net/q-45068.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
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如果想看中间信号怎么办？给他一个输出端口吗？
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