FPGA

FIR滤波器的设计

2019-07-15 21:44发布

站内问答 / FPGA
3808 6 1537
从书上找到的fir并行设计程序，对代码几点不太理解：1、移位寄存为什么还要把数据的高位也再次存进去？
2、在设置mult ip核的时候，在设置里面会有乘法是否设置 unsigned和signed，那在第一个问题的基础上，我是设置unsigned还是signed？
3、滤波器的设计，我要给他什么样子的输入，仿真看得出什么样子的结果？
部分代码如下
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
6条回答
YIKE123
2019-07-16 05:59
always@(posedge clk or negedge rst_n)
begin
  if(!rst_n)
    for(i=0;i <= 7;i=i+1)
           shift_buf[i] <= 13'd0;
  else
    begin  
           for(j=0;j < 7;j=j+1)
             shift_buf[j+1] <= shift_buf[j];
                shift_buf[0] <= {fir_in_reg[11],fir_in_reg};
    end
end
//----------------------------------------------------
assign add07 = shift_buf[0] + shift_buf[7];
assign add16 = shift_buf[1] + shift_buf[6];
assign add25 = shift_buf[2] + shift_buf[5];
assign add34 = shift_buf[3] + shift_buf[4];
//----------------------------------------------------
mult1 mult_inst1(
  .dataa(cof1),
  .datab(add07),
  .result(mul1)
);

一周热门 更多>