FPGA

求助用verilog写一个FSM(finite state machine）有限状态机

2019-07-15 21:46发布

站内问答 / FPGA
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这个FSM的要求是，时钟为50Mhz，如果input持续为1长达30ms，那么output为1。如果input持续为0长达30ms，那么output为0。别的情况下，就不改变output。

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2条回答
黑桃ACE
2019-07-15 23:15
这个根本不需要状态机

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