FPGA

ISE Verilog仿真

2019-07-15 21:47发布

站内问答 / FPGA
2006 2 1017
我使用ISE13.4 Verilog_test_fixture 仿真。我的源程序是模块化设计的，几个子模块间用wire线把输入输出连接，在仿真的时候这些线全为x，这该怎么办？
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2条回答
lee_st
2019-07-16 03:18
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