FPGA

全仿真报错，求解

2019-07-15 21:51发布

站内问答 / FPGA
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新人求解！！
最近做滤波器，功能仿真过了，跑全仿真的时候，modelsim出现以下报错，不知道怎么解决，求各位大神指点一下。


# ** Error: D:/quartus13.0/modelsim_ase/win32aloem/../altera/verilog/src/cycloneii_atoms.v(5354): $hold( posedge clk &&& sloaddata:112492844 ps, sdata:112493082 ps, 306 ps );
#    time: 112493082 ps  Iteration: 0  Instance: /Filter_tb/Filter0/FirstFilteru0_adin_a14_a
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1条回答
梁聪聪2014
2019-07-16 00:21
添加ip核支撑库了么？
给你推荐一个微信公众号：FPGA干货，每天都分享fpga内容。

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