FPGA

synplify综合问题，跪求解决方法

2019-07-15 21:59发布

站内问答 / FPGA
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使用synplify综合verilog，用nand想获得与非门，结果获得的是与门+非门，这样门电路延时和面积不是都增加了么。。
求解怎么解决。。
跪谢
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1条回答
reallmy
2019-07-15 22:06
组合电路占用的资源是lut，也就是查找表，你看他综合出多与门+非门，其实换算到查找表就一样了！ 最佳答案

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