FPGA

关于两端口ROM的问题

2019-07-15 21:59发布

站内问答 / FPGA
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最近我写的一个程序要用比较大的table，所有要用一定的记忆体去存储。由于我的table在操作过程中是不变的，所以我选用rom。为了提高工作频率，我使用了并行处理。比如现在我的table要占1Mb的rom，当我要并行处理41个模块时，那么就使用了41Mb的记忆体。所以我想如果能有一个多输入多输出，便能共享1个1Mb的记忆体。所以我自己写了个41输入41输出的rom，然而系统给的综合报告和之前用的内存大小相差无几。 但是我又看到系统的IP核有一个2输入2输出的rom，我试着例化，即使用20个2输入2输出的rom，1个1输入1输出的rom，和41个1输入1输出的rom的相比，能存占用真的减少了一半。所以我的问题是，这个IP核的2输入2输出的rom的设计原理是什么呢，为什么就能做到共享一个记忆体呢？我问我老师，他认为一个时钟只能有一个进一个出望各位不吝赐教，然而这里我只给了一个时钟，他同时有两个输入和输出，而且资源利用提高了，工作频率也没降低，感谢！
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13条回答
alasga
2019-07-17 06:51
如果你是想将“同一个rom”中的内容并行赋值给多个模块使用，那么只需要一个rom ，一套读操作，将输出的数据同时赋值给不同的模块即可，即多个assign ；
如果不同的模块所使用的rom 中内容不一样，那么一个多输入多输出的rom 和多个单输入单输出的rom 是没有区别的。

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