FPGA

为什么时序没有对齐

2019-07-15 22:00发布

站内问答 / FPGA
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如图，时序中间为什么多了一段，不该出现的情况，这是同时操作一个寄存器置高的，正常下应该573le[14:0]一块变高，怎么还延长了一段时间，不是同时变高的
Screenshot_20170222-101943.png
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4条回答
花涛
2019-07-16 15:07
看不清楚！！！！

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