FPGA

CPLD数字滤波

2019-07-15 22:01发布

站内问答 / FPGA
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若输入信号电平在至少3个连续的时钟周期保持为1或0不变？？？？？

怎么理解 这个都看不懂  求指教
11.jpg
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10条回答
LQVSHQ
2019-07-17 00:37
刘旺小盆友 发表于 2017-2-23 09:32
论文上的方案感觉复杂很多，就是不知道怎么实现他

状态机的使用，三个寄存器表示一个输入信号在三个连续时钟周期的逻辑状态，而x代表紧接的输入信号电平，而A表征这个x电平和其相邻的两个电平是否满足全1或全0逻辑结果。对于你给的图片我理解不透

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