FPGA

Verilog中寄存器的定义

2019-07-15 22:03发布

站内问答 / FPGA
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我是FPGA的新手想请教一下Verilog中什么时候需要给变量定义寄存器。一开始我以为每个输入、输出都要定义没定义的话默认为一，但是今天看到一段代码输入变量[3:0] key_in并没有定义寄存器。
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8条回答
花涛
2019-07-16 10:43
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