程序：
library ieee;
use ieee.std_logic_1164.all;
entity half_add is
    port (a           : in std_logic;
        b           : in std_logic;
        result     : out std_logic;
        c        : out std_logic    );
end entity;
architecture rtl of half_add is
begin
    result <= a xor b;
    c <= a and b;
end rtl;
时序仿真图形

a处于下降沿,b处于上升沿，输出信号c和result信号没有出现下图的情况，请问是什么原因呢？