小白求问下，如图这种的计数延时，里面的计数器，D触发器，门在编写时有相应的模块么？还是只能用语言写


补充内容 (2017-1-7 16:40):
左上角也是clk，signal是脉冲信号，D模块接收时钟与signal，counter模块是减计数模块，想要实现的功能是两个8为计数器置分别置数是d1，d2，当触发信号signal到达，触发D模块，产生使能信号enable启动counter1，此时cout1为低电平，counter2的使能端被cout1输出的低电平封锁不计数。当counter1减到0，counter1溢出，输出为cout1为高电平，启动counter2计数同时使outpulse模块产生高电平信号。当counter2减到0，输出cout2为高电平，使outpulse复位，同时cout2通过一个反向器分别于D触发器的清零端，counter1，counter2置数端相与，使D触发器清零，将d1，d2的数重新置入，简单功能就是接受一个脉冲信号，在延时后在输出一个预设宽度的脉冲。