请问FPGA 中PLL时钟的问题

2019-07-15 22:05发布

请问,想通过FPGA的PLL倍频产生个500MHz的时钟来使用,以此时钟来做定时精密延迟,不知道PLL倍频倍数有什么要求,比如好像有的器件支持不到500MHz,有没有可推荐的器件呢


补充内容 (2017-1-4 09:26):
或者有大神用过类似能到500MHz的FPGA推荐么
友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。