FPGA

在写分频器，但是在仿真的时候clk输出总是‘X’，强未知的，这是为什么

2019-07-15 22:13发布

站内问答 / FPGA
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这是仿真之后的
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9条回答
sunfa1993
2019-07-16 18:22
凤凰花开 发表于 2016-11-19 23:57
testbench有问题

应该是

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