FPGA

在写分频器，但是在仿真的时候clk输出总是‘X’，强未知的，这是为什么

2019-07-15 22:13发布

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这是仿真之后的
QQ截图20161117162050.png
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9条回答
sunfa1993
2019-07-16 23:24
沐吐芳菲 发表于 2016-11-19 10:54
把源代码和测试代码发出来，才能看到问题所在

谢谢，

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