新手求教、verilog中行为描述与结构描述区别?

2019-07-15 22:18发布

想问一下,在verilog中,行为描述和结构描述到底有什么区别,感觉行为描述语句更直观、易读、易修改,而结构描述语句就没那么好读了。但是,总觉得有什么地方有区别,是否在下载到FPGA中的元件连接以及布线问题上有不一样的地方,哪种描述在什么情况下使用更好呢?
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7条回答
果冻儿
2019-07-16 09:06
萌新菜鸟 发表于 2018-3-28 23:18
结构描述对具体器件进行描述,适用于结构简单的电路描述,能分析出电路具体情况。行为描述只对宏观行为进行描述,我们无法得知具体点路,适用于结构复杂的电路情况。
我也是最近在学verilog,如果有什么地方有偏颇,欢迎指正 ...

兄die,这已经是我两年前的贴了,哈哈

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