第一次使用quartus prime，仿真时钟问题-lfjd05的回答

第一次使用quartus prime，仿真时钟问题

2019-07-15 22:21发布

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初学FPGA，在仿真时遇到的问题，使用的教材是老板quartus II的，结果总是提示时钟输出有问题，报错如图 QQ截图20161006105141.png

bdf图：

其中clk是时钟输出口，我从pin
planer里面找的时钟端，不知道这么设置对不对，求指教出错的地方

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6条回答

2019-07-16 03:33

楼主出现的警告是：那几个输入输出逻辑，本来是想用clk1驱动，但是它们已经被另外一个时钟给驱动了。问题可能出在几点：1查看你Verilog/VHDL代码，是不是多写了一个时钟，2查看pin planned是不是时钟管脚用错了。最好把代码发出来看看有没有问题。