FPGA

第一次使用quartus prime，仿真时钟问题

2019-07-15 22:21发布

站内问答 / FPGA
7514 6 970
初学FPGA，在仿真时遇到的问题，使用的教材是老板quartus II的，结果总是提示时钟输出有问题，报错如图 QQ截图20161006105141.png QQ截图20161006110010.png QQ截图20161006110136.png
bdf图： QQ截图20161006105213.png 其中clk是时钟输出口，我从pin
planer里面找的时钟端，不知道这么设置对不对，求指教出错的地方
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
6条回答
lfjd05
2019-07-16 07:56
薛定谔的猫还没死 发表于 2016-10-06 17:58
因为是第一次写所以抄的是例程
代码如下：
module dff1(clk,D,Q);
output Q;
input clk,D;
reg Q;
always @(posedge clk)
Q

跟你发的图管脚名字都不一样，确定是一个代码吗？你的代码里，定义了一个输出叫D，时钟上升沿来了，D什么都没干。你抄的例程有问题吧。初学的话，最好先买个开发板，用配套的例程，随便找教材看容易进坑

一周热门 更多>