FPGA

输入输出同步问题

2019-07-15 22:22发布

站内问答 / FPGA
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本帖最后由 x282718048 于 2016-10-9 09:21 编辑

请问论坛里的各位大神，用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时，输出信号的上升沿相对输入上升沿来说有一个周期的抖动，请问这是怎么产生的，该怎么解决？输出信号频率大概100-200M，万分感激！！！
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19条回答
x282718048
2019-07-16 07:47
lfjd05 发表于 2016-9-30 11:56
你的问题是在RTL仿真发现的，还是时序仿真发现的，还是上板子测试发现的？不同阶段不用原因。代码最好也贴出来

我是自己已经做出来的板子测试出来发现这种情况，基本功能是外部给定一个触发信号，同步输出一个可调脉宽信号，只是这个输出信号与输入信号有一个周期的抖动，谢谢！

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