FPGA

输入输出同步问题

2019-07-15 22:22发布

站内问答 / FPGA
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本帖最后由 x282718048 于 2016-10-9 09:21 编辑

请问论坛里的各位大神，用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时，输出信号的上升沿相对输入上升沿来说有一个周期的抖动，请问这是怎么产生的，该怎么解决？输出信号频率大概100-200M，万分感激！！！
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2.24 KB, 下载次数: 10, 下载积分: 积分 -1 分 Verilog
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19条回答
x282718048
2019-07-16 12:46
liulei1111 发表于 2016-9-30 12:22
加一个触发器，不用同一个信号，前一个信号只做触发用

这位朋友，谢谢你的回答，不过没太明白，我是用Verilog语言写的，思路是先检测到上升沿，并给一个寄存器赋值1，根据赋值为1的寄存器输出一个可调脉宽信号。实际测出来输出前言抖动。

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