FPGA

输入输出同步问题

2019-07-15 22:22发布

站内问答 / FPGA
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本帖最后由 x282718048 于 2016-10-9 09:21 编辑

请问论坛里的各位大神，用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时，输出信号的上升沿相对输入上升沿来说有一个周期的抖动，请问这是怎么产生的，该怎么解决？输出信号频率大概100-200M，万分感激！！！
ns_delay.v 下载积分: 积分 -1 分
2.24 KB, 下载次数: 10, 下载积分: 积分 -1 分 Verilog
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19条回答
x282718048
2019-07-17 06:47
lfjd05 发表于 2016-10-2 08:59
刚懂个皮毛，一点愚见。RTL级仿真有问题，妥妥的代码问题，不管是verilog还是vhdl写的，行为级仿真只仿真硬件描述语言的功能。时序仿真里面考虑了实际器件的各种延时，出问题的话可能是器件延迟的问题，需要做一下时序约束，也有可能是代码问题，例如别的逻辑过程都是上升沿触发的，偏偏有个写成了下降沿出发，可能造成平 ...

大神，我实在找不出原因了，把代码贴出来，麻烦帮忙看下，万分感激！

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