FPGA

输入输出同步问题

2019-07-15 22:22发布

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本帖最后由 x282718048 于 2016-10-9 09:21 编辑

请问论坛里的各位大神，用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时，输出信号的上升沿相对输入上升沿来说有一个周期的抖动，请问这是怎么产生的，该怎么解决？输出信号频率大概100-200M，万分感激！！！
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19条回答
lfjd05
2019-07-17 23:44
x282718048 发表于 2016-10-9 15:13
你好，首先非常谢谢你的建议；我板子的时钟频率是200M的，频率比较高，你仿真出现的毛刺在我实际板子上没有出现，现在出现的问题是：从示波器（4G带宽）上看输出周期信号的前沿相对输入周期信号的前沿有一个周期的抖动，比如说这个周期输入输出上升沿相隔10ns，下一个周期可能是10-15个ns，从示波器上看输入输出前沿相对 ...

哦，我实验室没有示波器能采那么快速度的波形没法给你实测。建议你现在Gate-level仿真里看看有没有这个问题。如果没有说明是硬件电路问题。毕竟就5ns，哪个环节瑕疵都有可能啊

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